Ảnh hưởng của tổ chức cache đa cấp và mạng liên kết đến hiệu năng của chip đa lõi

Tóm tắt

Ngày nay, công nghệ chip ASIC, PLD, và FPGA đã tạo cơ hội cho các nhà nghiên cứu để thiết kế chế tạo chip xử lý đa lõi. Trong khi đó, công nghệ chip đa lõi với tổ chức cache đa cấp và sự lựa chọn cấu hình mạng liên kết các lõi đảm bảo hiệu năng cao cho ứng dụng của chip đa lõi trong các hệ thống tính toán song song tốc độ cao là một xu hướng nghiên cứu và chế tạo hiện nay. Bài báo trình bày một trong những vấn đề được quan tâm trong công nghệ chip đa lõi là tổ chức cache, mạng liên kết các lõi xử lý trên chip, và đưa ra các tính toán đánh giá hiệu năng của tổ chức cache đa cấp thông qua xác định mức tăng tốc đạt được, và đề xuất giải pháp xác định trễ truyền thông của mạng liên kết các lõi xử lý – một nhân tố ảnh hưởng đến tốc độ thực hiện tính toán song song của chip đa lõi.