MEAN - Công cụ hỗ trợ phân tích và thiết kế tế bào nhớ SRAM
Tóm tắt: 95
| 
PDF: 96 
##plugins.themes.academic_pro.article.main##
Author
Từ khóa:
sram
phân tích thống kê
lề nhiễu tĩnh
6T
8T
Tóm tắt
Phân tích đặc tính của tế bào nhớ qua mô phỏng SPICE là một công đoạn đặc biệt quan trọng và khá tốn thời gian do phải lặp lại quá trình mô phỏng nhiều lần để tìm các thông số tối ưu. Bài báo này trình bày một công cụ (MEAN) được chúng tôi phát triển để hỗ trợ cho việc thiết kế và phân tích tế bào nhớ SRAM một cách tự động. Trong đó, độ ổn định của tế bào nhớ trong hoạt động đọc và ghi được đánh giá dựa trên đường cong hình bướm (butterfly curve) và đường cong N (N-curve). Công cụ cũng cho phép tính công suất rò rỉ và lỗi mềm của các tế bào nhớ. Đặc biệt bằng việc áp dụng mô hình worst-case thay cho phương pháp thống kê Monte Carlo, thời gian phân tích ảnh hưởng của sai số trong quá trình chế tạo lên độ ổn định của tế bào nhớ được rút ngắn đáng kể. Qua phân tích bằng công cụ ở công nghệ 90nm, kiến trúc tế bào nhớ 8T có độ ổn định cao hơn 6T nhưng cũng tốn công suất và diện tích hơn.
Tài liệu tham khảo
-
[1] ITRS: International technology road map for semiconductors, test and test equipments. http://public.itrs.net/, 2012.
[2] Y. Tsukamoto, et al., “Worst-case analysis to obtain stable read/write DC margin of high density 6T-SRAM-array with local Vth variability”, Proc. IEEE Int. Conf. Computer-Aided Design, 2005, tr. 398–405.
[3] P. B. Wu, et al., “AMODA: A Flexible Framework for Automatic Migration of Analog Macro Designs Using Optimization Techniques”, Midwest Symp. on Circuits and Systems, 2000, tr. 988-991.
[4] S. Nalam, M. Bhargava, K. Ringgenberg, K. Mai, and B.H. Calhoun, “A Technology–Agnostic Simulation Environment (TASE) for Iterative Custom IC Design across Processes”, IEEE International Conference on Computer Design, 2009, tr. 523-528.
[5] L. Chang, R. K. Montoye, Y. Nakamura, K. A. Batson, R. J. Eick-emeyer, R. H. Dennard, W. Haensch and D. Jamsek, “An 8T-SRAM for variability tolerance and low-voltage operation in high-performance caches”, IEEE J. Solid-State Circuits, tập 43 (4), 2008, tr. 956–963.
[6] N. Gierczynski et al, “A new combined methodology for write-margin extraction of advanced SRAM”, IEEE Int. Conf. on Microelectronic Test Structures, 2007, tr. 97–100.
[7] K. Ishibashi and K. Osada, Low Power and Reliable SRAM Memory Cell and Array Design, Springer Series in Advanced Microelectronics, 2011.
[8] J. Wang, S. Nalam and B. H. Calhoun, “Analyzing static and dynamic write margin for nanometer SRAMs”, Proc. Int. Symp. Low Power Electron. Design, 2008, tr. 129–134.
[9] G. C. Messenger, “Collection of charge on junction nodes from ion tracks”, IEEE Trans. Nucl. Sci., tập 29 (6), 1982, tr. 2024–2031.
[10] T. Kida, Y. Tsukamoto, and Y. Kihara, “Optimization of Importance Sampling Monte Carlo using Consecutive Mean-shift Method and its Application to SRAM Dynamic Stability Analysis”, Proc. IEEE Int. Sym. Quality Electronic Design, 2012, tr. 572–579.
Xem thêm
##plugins.themes.academic_pro.article.sidebar##
Đã Xuất bản
May 31, 2015
Download
Cách trích dẫn
Le Binh Son*; Vo Thanh Tri; Bui Trong Tu. “MEAN - Công cụ hỗ trợ phân tích Và thiết Kế Tế bào nhớ SRAM”. Tạp Chí Khoa học Và Công nghệ Đại học Đà Nẵng, vol 5, số p.h 90, Tháng Năm 2015, tr 78-82, https://jst-ud.vn/jst-ud/article/view/2042.
