THIẾT KẾ BỘ NHỚ SRAM 32KB KẾT HỢP KỸ THUẬT DỰ TRỮ HÀNG VÀ CỘT

Tóm tắt

Trong bài báo này, chúng tôi sẽ trình bày một thiết kế bộ nhớ SRAM đồng bộ có dung lượng 32 KB sử dụng kiến trúc tế bào nhớ 6T và công nghệ CMOS UMC 90 nm. Mục tiêu chính của thiết kế là tối ưu công suất tiêu thụ, tần số hoạt động, độ ổn định và khả năng đạt được sản lượng cao sau khi chế tạo. Do đó, các kỹ thuật tự cân chỉnh thời gian, giải mã đa tầng, cơ chế đa hợp và dự trữ hàng/cột đã được chúng tôi kết hợp sử dụng trong thiết kế. Các kết quả mô phỏng cho thấy bộ nhớ có thời gian truy cập dao động trong khoảng 0,66 ns đến 2,15 ns và tần số hoạt động từ 389 MHz đến 2,6 GHz tương ứng với các góc công nghệ SS và FF. Dòng rỉ và công suất tiêu thụ lớn nhất của mạch tương ứng là 18,24 µA và 4,03 µW/MHz.