THIẾT KẾ BỘ NHỚ SRAM 32KB KẾT HỢP KỸ THUẬT DỰ TRỮ HÀNG VÀ CỘT
Tóm tắt: 17
| 
PDF: 136 
##plugins.themes.academic_pro.article.main##
Author
Từ khóa:
SRAM
CMOS
thiết kế
kỹ thuật dư thừa
6T
Tóm tắt
Trong bài báo này, chúng tôi sẽ trình bày một thiết kế bộ nhớ SRAM đồng bộ có dung lượng 32 KB sử dụng kiến trúc tế bào nhớ 6T và công nghệ CMOS UMC 90 nm. Mục tiêu chính của thiết kế là tối ưu công suất tiêu thụ, tần số hoạt động, độ ổn định và khả năng đạt được sản lượng cao sau khi chế tạo. Do đó, các kỹ thuật tự cân chỉnh thời gian, giải mã đa tầng, cơ chế đa hợp và dự trữ hàng/cột đã được chúng tôi kết hợp sử dụng trong thiết kế. Các kết quả mô phỏng cho thấy bộ nhớ có thời gian truy cập dao động trong khoảng 0,66 ns đến 2,15 ns và tần số hoạt động từ 389 MHz đến 2,6 GHz tương ứng với các góc công nghệ SS và FF. Dòng rỉ và công suất tiêu thụ lớn nhất của mạch tương ứng là 18,24 µA và 4,03 µW/MHz.
Tài liệu tham khảo
-
[1] ITRS: International technology road map for semiconductors, test and test equipments. http://public.itrs.net/, 2012.
[2] J. P. Bickford, R. Rosner, E. Hedberg, J. W. Yoder và T. S. Barnett, “SRAM Redundancy - Silicon Area versus Number of Repairs Trade-off”, IEEE/SEMI Advanced Semiconductor Manufacturing Conf. (ASMC), 2008, tr. 387 – 392.
[3] K. Ishibashi and K. Osada, Low Power and Reliable SRAM Memory Cell and Array Design, Springer Series in Advanced Microelectronics, 2011.
[4] Koji Nii, et al., “A 90-nm Low-Power 32-kB Embedded SRAM with Gate Leakage Suppression Circuit for Mobile Applications”, IEEE J. of Solid-State Circuits, tập 39 (4), 2004, tr. 684-693.
[5] M. Wieckowski và M. Margala, “A 32KB SRAM Cache Using Current Mode Operation and Asynchronous Wave-Pipelined Decoders”, IEEE Int. Conf. on SOC, 2004, tr. 251-254.
[6] Nan-Chun Lien, et al., “A 40 nm 512 Kb Cross-Point 8T Pipeline SRAM With Binary Word-Line Boosting Control, Ripple Bit-Line and Adaptive Data-Aware Write-Assist”, IEEE Trans. on Circuits and Systems, tập 61(12), 2014, tr. 3416-3425.
[7] Stanley Schuster, “Multiple Word/Bitline Redundancy for Semiconductor Memories”, IEEE J. of Solid State Circuits, tập SC-13 (5), 1978, tr. 698-703.
[8] T. Mano, M. Wada, N. Ieda và M. Tanimoto, “A Redundancy Circuit for a Fault-Tolerant 256K MOS RAM”, IEEE J. of Solid State Circuits, tập SC-17 (4), 1982, tr. 726-731.
Xem thêm
##plugins.themes.academic_pro.article.sidebar##
Đã Xuất bản
May 31, 2015
Download
Cách trích dẫn
Vo Thanh Tri*, Le Binh Son*; Bui Trong Tu. “THIẾT KẾ BỘ NHỚ SRAM 32KB KẾT HỢP KỸ THUẬT DỰ TRỮ HÀNG VÀ CỘT”. Tạp Chí Khoa học Và Công nghệ - Đại học Đà Nẵng, vol 5, số p.h 90, Tháng Năm 2015, tr 161-5, https://jst-ud.vn/jst-ud/article/view/2430.
