XÂY DỰNG MÔ HÌNH CẤU HÌNH LẠI TỪNG PHẦN ĐỘNG CHO MẠNG TRÊN CHIP TRÊN FPGA
Tóm tắt: 69
| 
PDF: 97 
##plugins.themes.academic_pro.article.main##
Author
Từ khóa:
FPGA
cấu hình lại từng phần động
mạng trên chip
bộ đệm
bộ định tuyến
thiết bị nhúng
Tóm tắt
Linh hoạt và khả năng mở rộng là các đặc tính rất quan trọng trong các thiết bị nhúng hiện đại. Cấu hình lại từng phần động (Dynamic Partial Reconfigurable) trên FPGA và kiến trúc mạng trên chip (Network on Chip: NoC) là các giải pháp tuyệt vời cho các yêu cầu thiết kế này. Bài báo này trình bày một mô hình cấu hình lại từng phần động trên FPGA cho mạng trên chip. Mô hình cho phép cấu hình lại kích thước các bộ đệm trong bộ định tuyến tại thời gian chạy thích nghi theo trạng thái lưu lượng của các ứng dụng đưa vào mạng để tối ưu các thông số như độ trễ, thông lượng hay năng lượng tiêu thụ. Mô hình này đã được chúng tôi thực hiện và kiểm chứng trên FPGA Virtex-6 chíp XC6VLX240T với hai kiến trúc Bus AXI và PLB.
Tài liệu tham khảo
-
[1] J. L. Hennessy and D. A. Patterson, Computer Architecture: A Quantitative Approach, 4th Edition, 4th ed. Morgan Kaufmann, 2006.
[2] J. L. J. Liang, S. Swaminathan, and R. Tessier, “ASOC: a scalable, single-chip communications architecture”, in Proceedings 2000 International Conference on Parallel Architectures and Compilation Techniques (Cat. No.PR00622), 2000, pp. 37 – 46.
[3] L. Benini and G. De Micheli, “Network on Chips: A New SoC Paradigm”, IEEE Computer, vol. 35, no. 1, Jan.2002, pp. 70-78.
[4] Beigné, Edith, et al. “An asynchronous NOC architecture providing low latency service and its multi-level design framework”, In: Asynchronous Circuits and Systems, 2005. ASYNC 2005. Proceedings. 11th IEEE International Symposium on. IEEE, 2005. p. 54-63.
[5] P. Kundu, “On-Die Interconnects for Next Generation CMPs”, in Workshop on On and Off-Chip Interconnection Networks for Multicore Systems, Dec. 2006.
[6] X. Chen and L.-S. Peh, “Leakage power modeling and optimization in interconnection networks”, in Proceedings of International Symposium on Low Power Electronics and Design (ISLPED), Aug. 2003, pp. 90–95.
[7] T. T. Ye, L. Benini, and G. De Micheli, “Analysis of power consumption on switch fabrics in network routers”, in Proceedings 2002 Design Automation Conference (IEEE Cat. No.02CH37324), 2002, pp. 524 – 529.
[8] J. H. J. Hu and R. Marculescu, “Application-specific buffer space allocation for networks-on-chip router design”, in IEEE/ACM International Conference on Computer Aided Design, 2004. ICCAD-2004., 2004, pp. 354–361.
[9] I. Mendonc and V. Goulart, “Performance of Low Buffer Resource Flexible Router for NoCs”, in ICSNC 2014, The Ninth International Conference on Systems and Networks Communications, 2014, pp. 35–41.
[10] Xilinx, Partial Reconfiguration User Guide -UG702, April 24, 2012, truy cập lần cuối ngày 02 tháng 05 năm 2015, <http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_5/ug702.pdf>.
[11] Xilinx, LogiCORE IP AXI HWICAP (v2.02.a), DS817, April 24, 2012, truy cập lần cuối ngày 02 tháng 05 năm 2015, <http://www.xilinx.com/support/documentation/ip_documentation/axi_hwicap/v2_03_a/ds817_axi_hwicap.pdf>.
[12] Xilinx, LogiCORE IP XPS HWICAP (v5.00a), DS586 July 23, 2010, truy cập lần cuối ngày 02 tháng 05 năm 2015, <http://www.xilinx.com/support/documentation/ip_documentation/xps_hwicap.pdf>.
[13] NoCTweak a Parameterizable Simulator for Early Exploration of Networks On-Chip, 2013, truy cập lần cuối ngày 02 tháng 05 năm 2015, <http://ncu.dl.sourceforge.net/project/noctweak/v0.9.3/noctweak-v0.9.3.tar.gz.>.
[14] Home Open SystemC Initiative (OSCI), 2015, truy cập lần cuối ngày 02 tháng 05 năm 2015, <http://www.accellera.org/downloads/standards/systemc>.
Xem thêm
##plugins.themes.academic_pro.article.sidebar##
Đã Xuất bản
Nov 30, 2015
Download
Cách trích dẫn
Nguyen Van Cuong*, Tran Thanh, Pham Ngoc Nam. “XÂY DỰNG MÔ HÌNH CẤU HÌNH LẠI TỪNG PHẦN ĐỘNG CHO MẠNG TRÊN CHIP TRÊN FPGA”. Tạp Chí Khoa học Và Công nghệ Đại học Đà Nẵng, vol 11, số p.h 96.1, Tháng Mười-Một 2015, tr 91-95, https://jst-ud.vn/jst-ud/article/view/3438.
