Phân tích hiệu năng của các thiết kế SRAM trên công nghệ TSMC 90nm CMOS

##plugins.themes.academic_pro.article.main##

Author

  • Phạm Văn Khoa, Nguyễn Duy Thông

Từ khóa:

Bộ nhớ truy xuất ngẫu nhiên tĩnh
công suất tiêu thụ
thời gian trì hoãn
biên độ nhiễu tín hiệu
thiết kế ô nhớ SRAM 8T

Tóm tắt

Bộ nhớ đệm được cấu tạo từ các ô nhớ truy xuất ngẫu nhiên tĩnh (static random access memory - SRAM) là một thành phần rất quan trọng trên các máy tính hiện đại nhằm để giảm độ trễo sự tách biệt giữa bộ xử lý và bộ nhớ. Các thiết kế bộ nhớ SRAM cần có sự ổn định trong các hoạt động ghi, đọc và giữ dữ liệu. Nghiên cứu đã phân tích và so sánh các lợi điểm có được của thiết kế 8 transistor (8T) so với 6 transistor (6T) được dùng cho các ô nhớ SRAM. Thiết kế 8T với diện tích thiết kế nhỏ trong khi có thể cải thiện đáng kể độ ổn định. Hoạt động của bộ nhớ 32 bit được trình bày một cách chi tiết sử dụng công cụ thiết kế CADENCE SPECTRE trên công nghệ bán dẫn kim loại ô-xít bù (Complementary Metal Oxide Semiconductor - CMOS) kích thước 90nm. Bên cạnh đó, nghiên cứu đưa ra một phân tích và so sánh chi tiết công suất tiêu thụ và thời gian trì hoãn với các điều kiện hoạt động khác nhau trên từng thiết kế.

Tài liệu tham khảo

    [1] Neil H. E. Weste, David Money Harris, “CMOS VLSI Design: A Circuits and Systems Perspective”, Addison Wesley, 2010.
    [2] William Stallings, Computer Organization and Architecture Designing for Performance, Pearson, 2016.
    [3] Qazi, M.; Sinangil, M.E.; Chandrakasan, A.P., “Challenges and Directions for Low-Voltage SRAM”, IEEE Design & Test of Computers, 28, 2011, pp. 32 – 43.
    [4] Koichiro Ishibashi, et al. Low Power and Reliable SRAM Memory Cell and Array Design, Springer-Verlag Berlin Heidelberg, 2011.
    [5] Jawar Singh, Dhiraj K. Pradhan, “A single ended 6T-SRAM cell design for ultra low voltage applications”, IEICE Electronic Express, 2008, pp. 750-755.
    [6] Seevinck, E.; et al. “Static-Noise Margin Analysis of MOS SRAM Cells”, IEEE Journal of Solid-State Circuits, 22, 1987, pp. 748 - 754.
    [7] Chang, L. Montoye, R. K. Nakamura, Y. Batson, K. A. Eickemeyer, R. J. Dennard, R. H. Haensch, W. Jamsek, D, “An 8T-SRAM for variability tolerance and lowvoltage operation in high-performance caches”, IEEE Journal SolidState Circuits, vol. 43, 2008, pp.956-963.
    [8] Alorda B, et al. “Static and dynamic stability improvement strategies for 6T CMOS low-power SRAMs”, Design automation & test in Europe conference & exhibition; 2010. p. 429–34.
    [9] Takeda et al., “A read-static-noise-margin-free SRAM cell for low-VDD and high-speed applications”, IEEE Journal SolidState Circuits, vol. 41, 2006, pp. 113 - 121.
    [10] Morita, H. Fujiwara, H. Noguchi, Y. Iguchi, K. Nii, H. Kawaguchi, M. Yoshimoto, “Area comparison between 6T and 8T SRAM cells in dual-Vdd scheme and DVS scheme”, IEICE Trans. Fundam. 2007, E90-A(12), 2695–2702.
    [11] Morita; etc.; “Area Optimization in 6T and 8T SRAM Cells Considering Vth Variation in Future Processes”, IEICE Transactions on Electronics, 2007, E90-C, 10, 1949 - 1956.
    [12] 90nm Technology - Taiwan Semiconductor https://www.tsmc.com/
    english/dedicatedFoundry/technology/logic/l_90nm
    [13] CADENCE SPECTRE https://www.cadence.com/en_US/
    home/tools/custom-icanalog-rf-design/circuit-simulation/spectre-simulationplatform.html
    [14] Ofori-Attah, E.; Bhebhe, W.; Agyeman, M.O. “Architectural Techniques for Improving the Power Consumption of NoC-Based CMPs: A Case Study of Cache and Network Layer”, Low Power Electron, Appl. 2017, 7, 14.
    [15] Jacinto, Syre Aires Destiny V.; etc.; “Development of Low Power Full-Custom 1 Kb 8T Synchronous SRAM for Wireless Sensor Network in 90nm CMOS Process Technology”, TENCON IEEE Region 10 Conference; Korea, 2019.
    [16] Farshad Moradi; Jens K. Madsen, “Improved read and write margins using a novel 8T-SRAM cell”, 22nd International Conference on Very Large Scale Integration (VLSI-SoC), 2014, Mexico.
    [17] Abhijit Sil, Soumik Ghosh, Magdy Bayoumi, “A Novel 90nm 8T SRAM Cell with Enhanced Stability”, 2007 IEEE International Conference on Integrated Circuit Design and Technology, 2007, USA.
    [18] Deepak Mittal; V.K. Tomar, “Performance Evaluation of 6T, 7T, 8T, and 9T SRAM cell Topologies at 90 nm Technology Node”, 2020 11th International Conference on Computing, Communication and Networking Technologies (ICCCNT), 2020, India.
Xem thêm

##plugins.themes.academic_pro.article.sidebar##

Đã Xuất bản

Jan 31, 2022
Download
PDF
Cách trích dẫn
Phạm Văn Khoa, Nguyễn Duy Thông. “Phân tích hiệu năng của các thiết Kế SRAM Trên công nghệ TSMC 90nm CMOS”. Tạp Chí Khoa học Và Công nghệ - Đại học Đà Nẵng, vol 20, số p.h 1, Tháng Giêng 2022, tr 26-31, https://jst-ud.vn/jst-ud/article/view/7716.

##plugins.themes.academic_pro.article.details##