Thiết kế SoC cho mạch hệ mật mã khối AES
Tóm tắt: 280
| 
PDF: 101 
##plugins.themes.academic_pro.article.main##
Author
Từ khóa:
Tóm tắt
Bài báo này trình bày thiết kế của một SoC cho mạch hệ mật mã khối AES. Thiết kế này được triển khai dựa trên thuật toán mã hóa và giải mã Rijndael theo tiêu chuẩn AES để có thể thực hiện cả mở rộng khóa và các thuật toán mã hóa/giải mã, thiết kế hỗ trợ cả ba độ dài khóa là 128, 192 và 256-bit. Nhóm tác giả đã sử dụng công cụ EDA Altera Quartus II với ngôn ngữ Verilog để tổng hợp thiết kế và sử dụng Modelsim để mô phỏng chức năng của thiết kế. Kết quả khi thiết kế được cài đặt trên FPGA Altera Cyclone III DE0 EP3C16F484C6, tổng số phần tử logic được sử dụng là 5106 chiếm 33% tài nguyên có sẵn trên FPGA được chọn, thiết kế ước tính tiêu thụ năng lượng là 73,53mW và cần 50 chu kỳ xung clock cho quá trình mã hóa/giải mã với tần số xung clock là 50MHZ. Đồng thời thiết kế được triển khai trên Cadence SoC Encounter với bộ công cụ FreePDK45, kết quả cho thấy thiết kế này tiêu thụ năng lượng là 1,18W.
Tài liệu tham khảo
-
[1] N. Mouha, “Review of the advanced encryption standard”, National Institute of Standards and Technology Interagency or Internal Report 8319, Jul. 2021. doi: 10.6028/NIST.IR.8319.
[2] D. Dangwal, M. Cowan, A. Alaghi, V. T. Lee, B. Reagen, and C. Trippel, “SoK: Opportunities for Software-Hardware-Security Codesign for Next Generation Secure Computing”, in Hardware and Architectural Support for Security and Privacy, Oct. 2020, pp. 1–9. doi: 10.1145/3458903.3458911.
[3] S. F. Medeiros, “The Schedulability of AES as a Countermeasure against Side Channel Attacks”, Springer-Verlag Berlin Heidelberg, 2012, pp. 16–31. doi: 10.1007/978-3-642-34416-9_2.
[4] J. Kala, J. Panda, and L. Tanwar, “FPGA Implementation Of a High Throughput Low Power Advanced Encryption Standard (AES-128) Cipher”, in 2023 10th International Conference on Signal Processing and Integrated Networks (SPIN), Mar. 2023, pp. 367–372. doi: 10.1109/SPIN57001.2023.10116674.
[5] M. Deepa, B. Varssha, E. Abinaya, S. Ajitha, S. Dhaarani, and K. A. Sharmila, “An Efficient Implementation of AES Algorithm for Cryptography Using CADENCE”, in 2023 7th International Conference on Electronics, Communication and Aerospace Technology (ICECA), Nov. 2023, pp. 1478–1484. doi: 10.1109/ICECA58529.2023.10395793.
[6] S. Islam, M. L. Ali, and R. Ruhana, “Design of a Low Power Double AES Crypto-Processor SoC”, in 2021 IEEE International Conference on Telecommunications and Photonics (ICTP), Dec. 2021, pp. 1–5. doi: 10.1109/ICTP53732.2021.9744235.
[7] C. Duran and E. Roa, “A 10pJ/bit 256b AES-SoC Exploiting Memory Access Acceleration”, IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 69, no. 3, pp. 1612–1616, Mar. 2022, doi: 10.1109/TCSII.2021.3126984.
[8] N. S. S. Srinivas and M. Akramuddin, “FPGA based hardware implementation of AES Rijndael algorithm for Encryption and Decryption”, in 2016 International Conference on Electrical, Electronics, and Optimization Techniques (ICEEOT), Mar. 2016, pp. 1769–1776. doi: 10.1109/ICEEOT.2016.7754990.
[9] P. Sikka, A. R. Asati, and C. Shekhar, “Speed optimal FPGA implementation of the encryption algorithms for telecom applications”, Microprocessors and Microsystems, vol. 79, p. 103324, Nov. 2020, doi: 10.1016/j.micpro.2020.103324.
[10] Y. Han, X. Zou, Z. Liu, and Y. Chen, “Efficient DPA Attacks on AES Hardware Implementations”, International Journal of Communications, Network and System Sciences, vol. 01, no. 01, pp. 68–73, 2008, doi: 10.4236/ijcns.2008.11010.
##plugins.themes.academic_pro.article.sidebar##
