Phân tích sự ảnh hưởng của độ phân giải bộ chuyển đổi số/ thời gian khi được sử dụng trong vòng khóa pha số Bang-Bang kiểu bội số thập phân-N
Tóm tắt: 41
| 
PDF: 135 
##plugins.themes.academic_pro.article.main##
Author
Từ khóa:
Vòng khóa pha số (PLL)
kiểu bội số thập phân-N
bộ chuyển đổi số/ thời gian (DTC)
bộ điều chế số Delta-Sigma
lỗi lượng tử
Tóm tắt
Trong bài báo này, dựa trên phân tích cơ chế hoạt động của bộ chuyển đổi số/ thời gian (DTC) khi được sử dụng trong vòng khóa pha số Bang-Bang kiểu bội số thập phân-N, nhóm tác giả suy ra được tần số của hài thập phân xuất hiện trong phổ năng lượng của nhiễu pha của tín hiệu ra. Ngoài ra, dựa trên mô hình mô phỏng vòng khóa pha sử dụng MATLAB, nhóm tác giả cũng khảo sát và đưa ra giá trị thích hợp cho độ phân giải của DTC để vừa giúp cho hài không xuất hiện cũng như có thể đảm bảo được tính tuyến tính của DTC. Các kết quả đạt được trong bài báo có thể được áp dụng vào thiết kế vòng khóa pha trong thực tế khi được sử dụng như bộ tổng hợp tần số hiệu năng cao trong các ứng dụng không dây.
Tài liệu tham khảo
-
[1] Razavi, “Jitter-power trade-offs in plls”, IEEE Trans. Circuits and Systems I, vol. 68, no. 4, pp. 1381–1387, Apr. 2021.
[2] Bae, “State-of-the-art circuit techniques for low-jitter phase-locked loops: Advanced performance benchmark fom based on an extensive survey”, IEEE International Symposium on Circuits and Systems (ISCAS), May. 2021.
[3] Miller and R. J. Conley, “A multiple modulator fractional divider”, IEEE Transactions on Instrumentation and Measurement, vol. 40, no. 3, pp. 578–583, Jun. 1991.
[4] A. D. Riley, M. A. Copeland, and T. A. Kwasniewski, “Delta–sigma modulation in fractional-n frequency synthesis”, IEEE J. Solid-State Circuits, vol. 28, no. 5, pp. 553–559, May. 1993.
[5] Tasca, M. Zanuso, G. Marzin, S. Levantino, C. Samori, and A. L. Lacaita, “A 2.9-to-4.0ghz fractional-n digital pll with bang-bang phase detector and 560fsrms integrated jitter at 4.5mw power”, IEEE J. Solid-State Circuits, vol. 46, no. 12, pp. 2745–2758, Dec. 2011.
[6] M. Vo, C. Samori, A. L. Lacaita, and S. Levantino, “A novel segmentation scheme for dtc-based DS fractional-n pll”, IEEE Symposium on Circuits and Systems (ISCAS), May 2017, pp. 242–245.
[7] Liu et al., “A 0.98mw fractional-n adpll using 10b isolated constant-slope dtc with fom of -246db for iot applications in 65nm cmos”, IEEE ISSCC Dig. Tech. Papers, Feb. 2018.
[8] M. Vo, C. Samori, and S. Levantino, “A novel lms-based calibration scheme for fractional-n digital plls”, IEEE Symposium on Circuits and Systems (ISCAS), pp. 1–4, May. 2018.
[9] Wu et al., “A 28-nm 75-fsrms analog fractional- n sampling pll with a highly linear dtc incorporating background dtc gain calibration and reference clock duty cycle correction”, IEEE J. Solid-State Circuits, vol. 54, no. 5, pp. 1254–1265, May. 2019.
[10] Govindaraj et al., “Dtc-assisted all-digital phase-locked loop exploiting hybrid time/voltage phase digitization”, IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), Nov. 2019.
[11] M. Vo, “A novel parallel dtc segmentation scheme for fractional-n digital plls”, Journal of Science and Technology: Issue on Information and Communications Technology, vol. 18, no. 4.2,
pp. 1–7, 2020.
[12] M. Vo, “Analysis of first- and second-order digital DS modulator used in fractional-n plls”, Journal of Science and Technology: Issue on Information and Communications Technology, Vol. 19, No. 12.2, 2021, 10-16.
[13] M. Vo, “Analysis of frequency-aid technique for fractional-n digital bb-plls in time-domain”, IEEE Trans. Circuits and Systems II, vol. 67, no. 12, pp. 2888–2892, Dec. 2020.
[14] Mendel, and C. Vogel, “A z-domain model and analysis of phase-domain all-digital phase-locked loops”, IEEE Norchip, Nov. 2007.
[15] M. Gardner, “Charge pump phase-lock loops”, IEEE Transactions on Communications, vol. 28, pp. 1849–1858, November 1980.
[16] B. Lesson, “A simple model of feedback oscillator noise spectrum”, Proc. IEEE, vol. 54, no. 2, pp. 329–330, Feb. 1966.
[17] D. Dalt, “Linearized analysis of a digital bang-bang pll and its validity limits applied to jitter transfer and jitter generation”, IEEE Trans. Circuits and Systems I, vol. 55, no. 11, pp. 3663–3675,
Dec. 2008.
[18] Avallone, M. Mercandelli, A. Santiccioli, M. P. Kennedy, S. Levantino, and C. Samori, “A comprehensive phase noise analysis of bang-bang digital plls”, IEEE Trans. Circuits and Systems I,
vol. 68, no. 7, pp. 2775–2786, Jul. 2021.
[19] G. Marzin, S. Levantino, C. Samori, and A. L. Lacaita, “A 20 mb/s phase modulator based on a 3.6 ghz digital pll with -36 db evm at 5 mw power”, IEEE J. of Solid-State Circuits, vol. 47, no. 12,
pp. 2974–2988, Dec. 2012.
Xem thêm
##plugins.themes.academic_pro.article.sidebar##
Đã Xuất bản
Apr 30, 2022
Download
Cách trích dẫn
Võ Tuấn Minh, Lê Quốc Khánh, Trần Quốc Huy, và Ngô Minh Trí. “Phân tích sự ảnh hưởng của độ phân giải bộ chuyển đổi số/ Thời Gian Khi được sử dụng Trong vòng khóa Pha số Bang-Bang kiểu bội số thập phân-N”. Tạp Chí Khoa học Và Công nghệ - Đại học Đà Nẵng, vol 20, số p.h 4, Tháng Tư 2022, tr 68-73, https://jst-ud.vn/jst-ud/article/view/7621.
